摘要：  东芝公司已经开发出时域模拟及数字混合信号处理电路，该产品有可能替代通用数字信号纠错处理。该技术可将NAND闪存纠错使用的低密度奇偶校验(LDPC)解码器的门数减少38%，并将有助于东芝提高成本竞争力。东芝于2013年2月20日在旧金山国际固态电路会议(International Solid-State Circuit Conference)上发布了该电路。

关键字：  LDPC解码器电路，  东芝，  

随着容量的进步，纠错对于确保NAND闪存的可靠性而言比以往任何时候都更为重要。纠错率经过改善的先进纠错特性是无线通信中必不可少的。就这二者而言，LDPC编码都是最具前景的纠错编码之一。

LDPC解码器电路的问题在于，其使用的概率信息量超过了传统纠错技术中所使用的比特信息量，导致门数较多。解决这一问题的方法包括用模拟量(如电压)来表示概率信息。这就减少了信息表示所需的接线数量，因为一根电线可包含多比特模拟信息，但只包含1比特数字信息。然而，这种方法不够实用，因为无法利用普遍使用的自动化设计工具来设计所需的大型系统。另外还存在将模数与数模转换器进行整合的问题，因为它们不但体积大而且十分耗电。

东芝的时域模拟与数字混合信号处理电路利用“时间”表示信息。跟基于电压的模拟信号一样，“时间”可以包含多比特信息，但是其接口电路、时数与数时转换器相比模数与数模转换器不但体积小，而且功耗低。所有电路元素均为数字式，可以使用标准的设计自动化工具，并可轻松应用到大系统中。

东芝已经制作了LDPC解码器，并证明了其门数比普通的数字实现方式少38%。

东芝半导体研发中心专家Daisuke Miyashita先生参与了此次开发工作，他说：“我们将推动该拟议方法的研发，目标就是将之应用于各种系统，包括可处理大量信息的LDPC解码器。”